 班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：2025年12月15日..以質量贏得尊重..節假日班搶訂中...直播、現場培訓皆可....專業、用心....--即將開課-----即將開課，歡迎垂詢 |
| 實驗設備 |
☆資深工程師授課
☆注重質量
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| 質量保障 |
1、可免費在以后培訓班中重聽；
2、免費提供課后技術支持，保障培訓效果。
3、培訓合格學員可享受免費推薦就業機會。 |
課程大綱 |
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- Vivado Design Suite 靜態時序分析和 Xilinx 設計約束
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Vivado Design Suite 靜態時序分析和 Xilinx 設計約束培訓
Vivado Static Timing Analysis and Xilinx Design Constraints
Who Should Attend?
FPGA designers with intermediate knowledge of HDL and FPGA architecture, and some experience with the Xilinx Vivado Design Suite
- Course Outline
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1
Review of Essentials of FPGA Design
Design Methodology Summary
FPGA Design Techniques
Accessing the Design Database
Lab 1:?Vivado IDE Database
Static Timing Analysis and Clocks
Lab 2:?Vivado Clocks
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2
Inputs and Outputs
Lab 3:?I/O Constraints
Timing Exceptions
Lab 4:?Timing Exceptions
Synthesis Techniques
Appendix: Design Methodology
Appendix: HDL Coding Techniques
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3
FPGA Design Methodology Checklist
FPGA Design Methodology
HDL Coding Techniques
Reset Methodology
Lab 5:?Resets
Lab 6:?SRL and DSP Inference
Synchronization Circuits and the Clock Interaction Report
Timing Closure
FPGA Design Methodology Case Study
Lab 7:?Timing Closure and Design Conversion
Appendix: Timing Constraints Review
Appendix: Synchronization Circuits and the Clock Interaction Report
Appendix: Fanout and Logic Replication
Appendix: Pipelining lab
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